Cómo ESD Afecta Circuitos Electrónicos?

 

Normalmente los circuitos integrados (IC) y aquellos de aplicación específica (ASIC) son construidos a escalas muy pequeñas, en el rango de fracciones de un micrón. Estas dimensiones minúsculas aplicadas a su construcción son el problema mayor debido a que evidentemente ésto facilita el daño de ESD. Hay una medida de resistencia de los tipos de fabricación de los circuitos integrados llamada susceptibilidad y se mide en volts. La susceptibilidad a ser dañado un IC por una descarga de ESD depende del material y del tamaño de las estructuras microscópicas internas, como una guía, TTL sería menos susceptible al daño de ESD (1.000 a 2.500 V) que los MOSFET or VMOS (30 a 1.800V).

 

Por supuesto que ésto es sólo el comienzo porque a medida que la miniaturisación de las componentes internas microscópicas de los elementos o partes fundamentales de los circuitos integrados continúa intensificándose el problema tiene que empeorar. Este es el efecto de la Ley de Moore (Gordon Moore en 1964 estableció que el número de transistores que se pueden poner en la misma unidad de volumen de silicon en un IC se doblará cada 18 meses).  Por ejemplo, al comienzo del 2001 en una conferencia en Sydney (Australia) un representativo de Intel (Jeff Krisa) mientras daba un bosquejo para los planes de la compañía para los próximos cinco años dijo que no había razón para no poder continuar mejorando el trabajo en silicón. Dijo también que por Aug'2001 Intel empezaría la manufactura de los Pentium III y IV con technología de 0,13micrones or 130 nanometros (en realidad la movida de 0,18 a 0,13 micrones en los Pentium 4 a 2Ghz CPUs ocurrió alrrededor de Enero 2002). Pero aún más esperan moverse a 0,10 micrones en el 2003 y 0,07micrones en el 2005 (que dijo Jeff ya ha sido probado por Intel que es técnicamente lograble). Otros mecanismos usados por Intel, dice Jeff, además de reducir tamaños son la reducción de voltaje de operación y el mejorar el manejo de corrientes, el voltage de operación está por supuesto limitado por el Silicon y el mínimo es alrrededor de 1V. Por supuesto que Gordon Moore dijo que la curva exponencial no podria ser continuada en un momento en que las estructuras seria fabricadas a nivel de atomo.

 

Pero además de Intel  es la Associación de la Industria de Semiconductores (SIA) que está empujando por un plan de reducción drástica del tamaño de los circuitos, por ejemplo a 0,09 micrones por el 2004 y 0,022 micrones por el 2016. El argumento dado por la Associación es que habría un aumento dramático en performance así cómo una efectiva reducción en precios ya que no necesitaría aumento de potencia, consequentemente no aumentaría la generación de calor, también la industria obtendría muchos más ciruitos cortados de una wafer or galleta de silicón del mismo tamaño.

 

También AMD ha movido todos sus procesos the fabricación en su planta de Dresden en Alemania a la tecnología de 130nm. AMD esperaba estar produciendo todas sus galletas de silicón  en ésta nueva tecnología a fines del 2002. Y asi fue, ahora AMD empezo produccion de estructuras de 45nm chips a fines del 2008. Intel y Matsushita ya habian comenzado produccion a 45nm a fines del 2007. En un futuro cercano veremos manufactura a 32nm (2010), 22nm, 16nm y 11nm  (2018).

 

Sin embargo otras fuentes científicas ven otra barrera que se acerca rápidamente y que puede obstaculizar la constante miniaturización de los circuitos, éstas son las leyes naturales de la física en Silicón dónde se espera que pronto los electrones empezarían a perforar a travéz de las murallas minúsculas aisladoras (alrrededor de 1.5nm) permitiendo así el paso descontrolado de corrientes eléctricas que producirían reacciones inesperadas de los transistores. Reduciendo los voltages de operacion de estos circuitos permitiria la manufactura llegar mas lejos, en este momento (2009/10) operacion a 1.36V estaria estandarisado.